QPI
Intel QuickPath Interconnect (QPI) [1]
[2] adalah prosesor interkoneksi point-to-point yang dikembangkan oleh Intel yang menggantikan front-side bus (FSB) di Xeon, Itanium, dan platform desktop
yang tertentu sejak tahun 2008.
Sebelum pengumuman nama-, Intel menyebutnya
sebagai common System Interface
(CSI). [3] inkarnasi
sebelumnya dikenal sebagai Yet Another Protocol (YAP) dan YAP +.
QPI 1.1 adalah
versi dirubah secara signifikan diperkenalkan
dengan Sandy Bridge-EP (platform Romley).
[4]
isi
1 Latar
Belakang
2 Implementasi
3 spesifikasi
Frekuensi
4 lapisan Protokol
5 Lihat juga
6 Referensi
7 Pranala luar
latar belakang
Meskipun kadang-kadang disebut "bus", QPI adalah
interkoneksi point-to-point. Ini dirancang untuk bersaing dengan HyperTransport yang telah digunakan oleh Advanced Micro Devices (AMD) sejak sekitar tahun
2003. [5] [6] Intel mengembangkan QPI
di perusahaan Massachusetts Microprocessor Design Center (MMDC) oleh anggota dari
apa yang telah Development Group Alpha
, yang Intel
telah mengakuisisi dari Compaq dan HP dan pada gilirannya berasal dari Digital Equipment
Corporation (DEC). [7] pengembangannya telah dilaporkan sedini 2004. [8]
Intel pertama disampaikan
untuk prosesor desktop pada bulan November 2008 tentang Intel Core i7-9xx dan
X58 chipset. Film
ini dirilis pada prosesor Xeon
kode nama Nehalem pada Maret 2009 dan prosesor Itanium pada bulan Februari 2010 (kode bernama Tukwila). [9]
implementasi
QPI merupakan elemen dari arsitektur sistem
yang Intel menyebut arsitektur
QuickPath yang mengimplementasikan
apa yang disebut Intel QuickPath teknologi. [10]
Dalam bentuk yang paling sederhana
pada motherboard prosesor
tunggal, seorang QPI tunggal
digunakan untuk menghubungkan prosesor
ke Hub IO (misalnya, untuk menghubungkan prosesor Intel Core i7 ke X58). Dalam kasus
yang lebih kompleks arsitektur, terpisah pasangan Link
QPI menghubungkan satu atau lebih prosesor dan satu atau lebih
IO hub atau
hub routing dalam jaringan pada motherboard, yang
memungkinkan semua komponen untuk
mengakses komponen lain melalui
jaringan. Seperti HyperTransport, Arsitektur QuickPath mengasumsikan bahwa prosesor akan
terintegrasi controller memori, dan memungkinkan
akses memori non-seragam
(NUMA) arsitektur.
Setiap QPI terdiri
dari dua 20-lane point-to-point data, satu
di setiap arah (full duplex), dengan
sepasang jam terpisah di setiap arah, dengan total 42 sinyal. Setiap
sinyal diferensial pasangan, sehingga jumlah total pin
adalah 84. 20
jalur data yang dibagi
ke empat "kuadran"
dari 5 jalur
masing-masing. Unit dasar transfer adalah 80-bit "melayang", yang ditransfer dalam
dua siklus jam (empat 20 bit transfer,
dua per jam.)
80-bit "melayang"
memiliki 8 bit untuk
mendeteksi kesalahan, 8 bit untuk
"link-layer header, "dan 64 bit untuk
data. QPI bandwidth
diiklankan dengan menghitung transfer 64 bit (8 byte) data setiap dua siklus jam di
setiap arah. [7]
Meskipun implementasi awal menggunakan tunggal
Link empat kuadran,
spesifikasi QPI memungkinkan
implementasi lainnya. Setiap kuadran dapat digunakan secara terpisah.
Pada server keandalan tinggi, link QPI dapat
beroperasi dalam mode degradasi. Jika
satu atau lebih dari 20 + 1 sinyal gagal, antarmuka akan beroperasi
menggunakan 10 + 1 atau bahkan 5 + 1 sinyal yang tersisa, bahkan pemindahan
jam ke sinyal data
jika jam gagal. [7] Pelaksanaan Nehalem
awal menggunakan penuh
antarmuka empat kuadran
untuk mencapai 25,6 GB / s, yang menyediakan persis dua kali lipat bandwidth teoritis dari Intel 1600 MHz FSB yang digunakan
dalam chipset X48.
Meskipun beberapa prosesor high-end Core i7 mengekspos
QPI, lainnya "mainstream"
Nehalem desktop dan prosesor mobile yang ditujukan untuk papan single-socket (misalnya
LGA 1156 Core I3, Core i5, dan Core i7
lainnya dari Lynnfield
/ Clarksfield dan
keluarga pengganti) jangan
biarkan QPI eksternal, karena prosesor ini
tidak dimaksudkan untuk berpartisipasi dalam sistem multi-socket. Namun,
QPI digunakan secara internal pada chip ini untuk
berkomunikasi dengan "uncore",
yang merupakan bagian dari chip yang berisi kontroler memori, CPU-side PCI Express
dan GPU, jika ada;
uncore mungkin atau mungkin tidak pada die
yang sama sebagai inti CPU, misalnya itu
adalah pada die terpisah di
Clarkdale / Arrandale
Westmere berbasis [11] [12] [13] [14]:. p.3 ini pasca-2009 single-socket
chip berkomunikasi secara eksternal melalui lambat DMI dan PCI Express interface, karena
fungsi Northbridge tradisional sebenarnya terintegrasi
ke dalam prosesor ini, dimulai
dengan Lynnfield, Clarksfield,
Clarkdale dan Arrandale;
dengan demikian, tidak perlu menanggung biaya mengekspos
(mantan) front-side bus interface melalui soket
prosesor. [15] Meskipun pada desktop dan mobile Sandy Bridge link
QPI dari inti ke uncore
tidak lagi hadir [14]
(seperti itu pada Clarkdale dll), interkoneksi cincin
internal antara core on-die juga didasarkan pada QPI setidaknya sejauh
koherensi cache yang bersangkutan:
hal.10.
frekuensi spesifikasi
QPI beroperasi pada
tingkat clock 2,4 GHz, 2.93 GHz, 3,2 GHz, 4,0 GHz atau 4,8 GHz
(4.0 GHz diperkenalkan
dengan Sandy Bridge-E / Platform EP dan 4,8 GHz dengan Haswell-E
/ Platform EP).
Clock rate untuk link
tertentu tergantung pada
kemampuan komponen di setiap
akhir link dan karakteristik
sinyal dari jalur
sinyal pada papan sirkuit cetak.
Prosesor Core i7 9xx
non-ekstrim dibatasi
untuk frekuensi 2,4 GHz pada referensi
saham jam. Transfer
bit terjadi pada
kedua naik dan tepi jatuh jam, sehingga
transfer rate dua kali lipat clock rate.
Intel menggambarkan data throughput (dalam GB / s) dengan menghitung
hanya payload data
yang 64-bit di setiap 80-bit "melayang".
Namun, Intel kemudian
menggandakan hasilnya karena mengirim searah
dan menerima pasangan tautan dapat aktif bersamaan.
Dengan demikian, Intel menjelaskan 20-lane
pasangan Link QPI
(mengirim dan menerima) dengan jam
3,2 GHz sebagai
memiliki data rate sebesar 25,6
GB / s. Tingkat clock 2,4
GHz menghasilkan data
rate dari 19,2 GB / s. Secara umum, menurut definisi ini dua-link 20-lane
QPI transfer delapan
byte per clock cycle, empat di setiap arah.
Tingkat dihitung sebagai
berikut:
3.2 GHz
× 2 bit / Hz (double data rate)
× 16 (20) (data bit /
lebar tautan QPI)
× 2 (searah mengirim dan menerima beroperasi secara bersamaan)
÷ 8 (bit / byte)
= 25,6 GB / s
lapisan protokol
QPI ditentukan sebagai
arsitektur lima lapisan,
dengan terpisah fisik,
tautan, routing, transportasi,
dan lapisan protokol. [1] Dalam perangkat dimaksudkan
hanya untuk point-to-point menggunakan
QPI tanpa forwarding,
seperti Core i7-9xx
dan prosesor Xeon
DP, lapisan transport tidak hadir dan lapisan
routing minimal.
lapisan fisik
Lapisan fisik
terdiri dari kabel aktual dan pemancar dan
penerima diferensial, ditambah
logika terendah tingkat
yang mentransmisikan dan menerima unit fisik-lapisan. Unit fisik-lapisan adalah 20-bit "Phit." Lapisan
fisik mengirimkan 20-bit "Phit" menggunakan jam tepi tunggal
pada 20 jalur ketika semua 20 jalur
yang tersedia, atau pada 10 atau 5 jalur ketika QPI adalah
ulang karena kegagalan.
Perhatikan bahwa selain sinyal data, sinyal clock diteruskan dari pemancar ke penerima (yang menyederhanakan pemulihan jam dengan mengorbankan pin tambahan).
lapisan link
Link layer bertanggung jawab untuk
mengirim dan menerima 80-bit meloncat. Setiap melayang
dikirim ke lapisan fisik empat phits 20-bit. Setiap melayang
berisi CRC 8-bit yang dihasilkan oleh
pemancar link layer dan payload 72-bit. Jika
penerima link layer mendeteksi kesalahan CRC, penerima memberitahukan pemancar melalui melayang
pada link kembalinya pasangan dan pemancar
mengirim ulang melayang tersebut. Link layer alat
kontrol aliran menggunakan skema kredit / debit untuk mencegah buffer receiver
dari meluap. Link layer mendukung enam kelas
yang berbeda dari pesan untuk memungkinkan lapisan yang lebih tinggi
untuk membedakan data yang berpindah dari pesan non-data yang terutama untuk
pemeliharaan koherensi cache. Dalam
implementasi kompleks arsitektur QuickPath, link
layer dapat dikonfigurasi untuk
mempertahankan aliran terpisah
dan kontrol aliran untuk kelas yang berbeda. Tidak jelas apakah ini diperlukan atau
diimplementasikan untuk prosesor tunggal
dan dual-prosesor implementasi.
lapisan Routing
Lapisan Routing
mengirimkan unit 72-bit yang terdiri dari header
8-bit dan 64-bit
payload. Header berisi tujuan dan jenis pesan. Ketika lapisan routing
yang menerima unit,
mengkaji tabel routing untuk menentukan apakah unit telah
mencapai tujuannya. Jika demikian disampaikan ke lapisan berikutnya
yang lebih tinggi. Jika tidak, ia akan dikirim pada outbound QPI
yang benar. Pada perangkat dengan hanya satu QPI, lapisan
routing minimal. Untuk
lebih implementasi yang kompleks,
tabel routing routing layer yang lebih kompleks, dan dimodifikasi secara
dinamis untuk menghindari gagal
QPI link.
transport layer
Lapisan transport
tidak diperlukan dan tidak hadir dalam perangkat yang ditujukan untuk hanya koneksi
point-to-point. Ini termasuk Core i7. Lapisan transport
mengirim dan menerima data melalui
jaringan QPI dari
rekan-rekan pada perangkat lain
yang mungkin tidak terhubung langsung
(yaitu, data mungkin
telah disalurkan melalui perangkat
intervensi.) Lapisan transport memverifikasi bahwa data selesai, dan jika tidak,
itu permintaan pengiriman ulang dari rekan-nya.
lapisan protokol
Lapisan protokol
mengirimkan dan menerima paket atas nama
perangkat. Sebuah paket khas adalah baris memory
cache. Lapisan protokol juga berpartisipasi dalam pemeliharaan koherensi cache dengan mengirim
dan menerima pesan koherensi Cache.
Referensi
"Sebuah Pengantar Interconnect Intel
QuickPath". Intel Corporation. 30 Januari 2009. Diperoleh 14 Juni 2011.
Laporan DailyTech, diambil 21 Agustus 2007
Eva Kaca (16 Mei 2007). "Nama Intel CSI mengungkapkan:
Lambat, lambat, cepat cepat lambat". The Inquirer. Diperoleh September 13,
2013.
David Kanter (2011/07/20). "Quick Path Intel
Evolved". Realworldtech.com. Diperoleh 2014/01/21.
Gabriel Torres (25 Agustus 2008). "Semuanya Anda
Harus Tahu Tentang QuickPath Interconnect (QPI)". Rahasia Hardware.
Diperoleh September 13, 2013.
Charlie Demerjian (13 Desember 2005). "Intel
Intel mendapat celana dalam twist lebih dari Tanglewood". The Inquirer.
Diperoleh September 13, 2013.
David Kanter (28 Agustus 2007). "Sistem Common
Interface: Interconnect Masa Depan Intel". Tek Real World. Diperoleh 14
Agustus 2014.
Eva Kaca (12 Desember 2004). "Intel Whitefield
mengambil empat inti IA-32 bentuk". The Inquirer. Diperoleh September 13,
2013.
David Kanter (5 Mei 2006). "Intel Tukwila
Dikonfirmasi untuk menjadi Quad Core". Tek Real World. Diarsipkan dari
aslinya pada tanggal 19 Mei 2012. Diperoleh September 13, 2013.
"Intel Menunjukkan Industri Pertama 32nm Chip dan
Next-Generation Nehalem Mikroprosesor Arsitektur". Diarsipkan dari aslinya
pada 2008/01/02. Diperoleh 2007/12/31.
Chris Angelini (2009/09/07). "QPI, Memory
Terpadu, PCI Express, dan LGA 1156 - Intel Core i5 dan Core i7: Intel
Mainstream Magnum Opus". Tomshardware.com. Diperoleh 2014/01/21.
Ditampilkan pada 25 Januari 2010 oleh Richard
Swinburne (2010/01/25). "Fitur - Intel GMA HD Graphics Kinerja".
bit-tech.net. Diperoleh 2014/01/21.
"Intel Clarkdale 32nm Chip CPU-dan-GPU mengacu
(lagi) - CPU - Fitur". HEXUS.net. 2009/09/25. Diperoleh 2014/01/21.
Oded Lempel (2013/07/28). "2nd Generation Intel
Core Processor Family: Intel Core i7, i5 dan i3" (PDF). hotchips.org.
Diperoleh 2014/01/21.
Lily Looi, Stephan Jourdan, Transisi Intel Next
Generation microarchitectures (Nehalem dan Westmere) ke Mainstream, Hot Chips
21, 24 Agustus 2009
QuickPath Interconnect (QPI) adalah
interkoneksi antar processor yang dikembangkan oleh Intel, mulai digunakan pada platfor
untuk processor Nehalem, menggantikan penggunaan Front Side
Bus (FSB).
Sebelumnya dikenal dengan sebutan
Common System Interface (CSI).
QPI menghubungkan processor dengan chipset dan beragam IO hub lain pada
motherboard. QPI dapat memiliki bandwidth mencapai maksimal hingga 32,0GB/s untuk tiap link QPI.
The following two tabs change
content below.
Protocol
layers
QPI is specified as a five-layer
architecture, with separate physical, link, routing, transport, and protocol
layers.[1] In devices intended only for point-to-point QPI use with no
forwarding, such as the Core i7-9xx and Xeon DP processors, the transport layer
is not present and the routing layer is minimal.
Physical layer
The physical layer comprises the actual wiring and the
differential transmitters and receivers, plus the lowest-level logic that
transmits and receives the physical-layer unit. The physical-layer unit is the
20-bit "phit." The physical layer transmits a 20-bit "phit"
using a single clock edge on 20 lanes when all 20 lanes are available, or on 10
or 5 lanes when the QPI is reconfigured due to a failure. Note that in addition
to the data signals, a clock signal is forwarded from the transmitter to
receiver (which simplifies clock recovery at the expense of additional pins).
Link layer
The link layer is responsible for sending and receiving
80-bit flits. Each flit is sent to the physical layer as four 20-bit phits.
Each flit contains an 8-bit CRC generated by the link layer transmitter and a
72-bit payload. If the link layer receiver detects a CRC error, the receiver
notifies the transmitter via a flit on the return link of the pair and the
transmitter resends the flit. The link layer implements flow control using a
credit/debit scheme to prevent the receiver's buffer from overflowing. The link
layer supports six different classes of message to permit the higher layers to
distinguish data flits from non-data messages primarily for maintenance of
cache coherence. In complex implementations of the QuickPath architecture, the
link layer can be configured to maintain separate flows and flow control for
the different classes. It is not clear if this is needed or implemented for
single-processor and dual-processor implementations.
Routing layer
The routing layer sends a 72-bit unit consisting of an 8-bit
header and a 64-bit payload. The header contains the destination and the
message type. When the routing layer receives a unit, it examines its routing
tables to determine if the unit has reached its destination. If so it is
delivered to the next-higher layer. If not, it is sent on the correct outbound
QPI. On a device with only one QPI, the routing layer is minimal. For more
complex implementations, the routing layer's routing tables are more complex,
and are modified dynamically to avoid failed QPI links.
Transport layer
The transport layer is not needed and is not present in
devices that are intended for only point-to-point connections. This includes
the Core i7. The transport layer sends and receives data across the QPI network
from its peers on other devices that may not be directly connected (i.e., the
data may have been routed through an intervening device.) the transport layer
verifies that the data is complete, and if not, it requests retransmission from
its peer.
Protocol layer
The protocol layer sends and receives packets on behalf of
the device. A typical packet is a memory cache row. The protocol layer also participates
in cache coherency maintenance by sending and receiving cache coherency
messages.
See
also
References